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Sumador de acarreo anticipado

En el caso de sumadores paralelos, la suma binaria de dos números se inicia cuando todos los bits de la leyenda y la suma deben estar disponibles al mismo tiempo para realizar el cálculo. En un circuito sumador paralelo, la salida de acarreo de cada etapa sumadora completa está conectada a la entrada de acarreo de la siguiente etapa de orden superior, por lo que también se denomina sumador de tipo acarreo de ondulación.

En tales circuitos sumadores, no es posible producir la suma y el acarreo de salidas de ninguna etapa hasta que se produzca el acarreo de entrada. Por lo tanto, habrá un retraso de tiempo considerable en el proceso de adición, que se conoce como retraso de propagación de acarreo. En cualquier circuito combinacional, la señal debe propagarse a través de las puertas antes de que la suma de salida correcta esté disponible en los terminales de salida.

Sumador de 4 bits

Considere la figura anterior, en la que la suma S4 es producida por el sumador completo correspondiente tan pronto como se le aplican las señales de entrada. Pero la entrada de acarreo C4 no está disponible en su valor final de estado estable hasta que el acarreo c3 esté disponible en su valor de estado estable. De manera similar, C3 depende de C2 y C2 de C1. Por lo tanto, el acarreo debe propagarse a todas las etapas para que la salida S4 y el acarreo C5 establezcan su valor final de estado estable.

El tiempo de propagación es igual al retardo de propagación de la puerta típica multiplicado por el número de niveles de puerta en el circuito. Por ejemplo, si cada etapa de sumadora completa tiene un retardo de propagación de 20 n segundos, S4 alcanzará su valor final correcto después de 80 n (20 × 4) segundos. Si ampliamos el número de etapas para agregar más bits, esta situación empeora mucho.

Entonces, la velocidad a la que el número de bits agregados en el sumador paralelo depende del tiempo de propagación del acarreo. Sin embargo, las señales deben propagarse a través de las puertas en un tiempo suficiente para producir la salida correcta o deseada.

Los siguientes son los métodos para obtener la alta velocidad en el sumador paralelo para producir la suma binaria.

  1. Al emplear puertas más rápidas con retrasos reducidos, podemos reducir el retraso de propagación. Pero habrá un límite de capacidad para cada puerta lógica física.
  2. Otra forma es aumentar la complejidad del circuito para reducir el tiempo de retardo de acarreo. Hay varios métodos disponibles para acelerar el sumador paralelo, uno de los métodos que se usa comúnmente emplea el principio de adición anticipada-acarreo eliminando la lógica de acarreo entre etapas.

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Sumador de acarreo anticipado

Un sumador de acarreo anticipado es un sumador paralelo rápido ya que reduce el retardo de propagación por hardware más complejo, por lo que es más costoso. En este diseño, la lógica de acarreo sobre grupos fijos de bits del sumador se reduce a una lógica de dos niveles, que no es más que una transformación del diseño de acarreo de ondulación.

Este método hace uso de puertas lógicas para observar los bits de orden inferior de la leyenda y sumar para ver si se va a generar un acarreo de orden superior o no. Discutamos en detalle.

Sumador completo

mesa de la verdad

Considere el circuito sumador completo que se muestra arriba con la tabla de verdad correspondiente. Si definimos dos variables como carry generate Gi y carry propagate Pi entonces,

PAGI = AI ⊕ BI

Gi = Ai Bi

La salida total y la salida de acarreo se pueden expresar como

Si = Pi ⊕ Ci

C i +1 = Gi + Pi Ci

Donde Gi es una generación de acarreo que produce el acarreo cuando ambos Ai, Bi son uno independientemente del acarreo de entrada. Pi es un acarreo propagado y está asociado con la propagación del acarreo de Ci a Ci +1.

La función booleana de salida de acarreo de cada etapa en un sumador de búsqueda anticipada de acarreo de 4 etapas se puede expresar como

C1 = G0 + P0 Cin

C2 = G1 + P1 C1

= G1 + P1 G0 + P1 P0 Cin

C3 = G2 + P2 C2

= G2 + P2 G1 + P2 P1 G0 + P2 P1 P0 Cin

C4 = G3 + P3 C3

= G3 + P3 G2 + P3 P2 G1 + P3 P2 P1 G0 + P3 P2 P1 P0 Cin

A partir de las ecuaciones booleanas anteriores, podemos observar que C4 no tiene que esperar a que se propaguen C3 y C2, sino que en realidad C4 se propaga al mismo tiempo que C3 y C2. Dado que la expresión booleana para cada salida de acarreo es la suma de productos, estos se pueden implementar con un nivel de puertas AND seguido de una puerta OR.

La implementación de tres funciones booleanas para cada salida de acarreo (C2, C3 y C4) para un generador de acarreo de acarreo anticipado se muestra en la siguiente figura.

Diagrama lógico de un sumador anticipado

Por lo tanto, se puede implementar un sumador paralelo de 4 bits con el esquema de acarreo anticipado para aumentar la velocidad de la suma binaria como se muestra en la siguiente figura. En esto, se requieren dos compuertas Ex-OR por cada salida de suma. La primera puerta Ex-OR genera una salida variable Pi y la puerta AND genera una variable Gi.

Por lo tanto, en dos niveles de puertas se generan todas estas P y G. Los generadores de carry-Lookahead permiten que todas estas señales P y G se propaguen después de que se establezcan en sus valores de estado estable y producen las portadoras de salida con un retraso de dos niveles de puertas. Por lo tanto, las salidas de suma S2 a S4 tienen tiempos de retardo de propagación iguales.

Sumador paralelo de 4 bits

También es posible construir sumadores paralelos de 16 bits y 32 bits conectando en cascada el número de sumadores de 4 bits con lógica de acarreo. Un sumador de acarreo anticipado de 16 bits se construye conectando en cascada los cuatro sumadores de 4 bits con dos retardos de puerta más, mientras que el sumador de acarreo anticipado de 32 bits se forma mediante la cascada de dos sumadores de 16 bits.

En un sumador de acarreo anticipado de 16 bits, se requieren retardos de 5 y 8 puertas para obtener C16 y S15 respectivamente, que son menores en comparación con el retardo de 9 y 10 compuertas para C16 y S15 respectivamente en bloques sumadores de acarreo anticipado de cuatro bits en cascada. De manera similar, en el sumador de 32 bits, C32 y S31 requieren retardos de 7 y 10 puertas que son menores en comparación con los retardos de 18 y 17 puertas para las mismas salidas si el sumador de 32 bits se implementa mediante ocho sumadores de 4 bits.

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Circuitos integrados de sumador de avance anticipado

Los sumadores de acarreo anticipado de alta velocidad están integrados en circuitos integrados en diferentes configuraciones de bits por varios fabricantes. Hay varios circuitos integrados de generador de acarreo individuales disponibles, por lo que tenemos que hacer una conexión con puertas lógicas para realizar la operación de adición.

Un IC generador de acarreo anticipado típico es 74182 que acepta cuatro pares de propagación de acarreo bajo activo (como P0, P1, P2 y P3) y señales de generación de acarreo (Go, G1, G2 y G3) y una entrada alta activa (Cn).

Proporciona portadores altos activos (Cn + x, Cn + y, Cn + z) en los cuatro grupos de sumadores binarios. Este IC también facilita los otros niveles de anticipación mediante salidas activas de baja propagación y acarreo.

Las expresiones lógicas proporcionadas por el IC 74182 son

expresiones lógicas proporcionadas por IC 74182

IC74182

Por otro lado, hay muchos circuitos integrados sumadores de alta velocidad que combinan un conjunto de sumadores completos con circuitos de acarreo anticipado. La forma más popular de dicho circuito integrado es 74LS83 / 74S283, que es un circuito integrado sumador paralelo de alta velocidad de 4 bits que contiene cuatro sumadores completos interconectados con un circuito de acarreo anticipado.

El símbolo funcional para este tipo de CI se muestra en la siguiente figura. Acepta los dos números de 4 bits como A3A2A1A0 y B3B2B1B0 y la entrada lleva Cin0 a la posición LSB. Este IC produce bits de suma de salida como S3S2S1S0 y la salida de acarreo Cout3 a la posición MSB.

74LS283

Al conectar en cascada dos o más circuitos integrados sumadores paralelos, podemos realizar la suma de números binarios más grandes, como la suma de 8 bits, 24 bits y 32 bits.

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